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数字电路中高速时钟信号布线主要存在的问题

更新时间:2015-12-21 16:29:09点击次数:1019次

高速时钟信号布线电路在数字电路中占有重要地位,同时时钟电路也是产生电磁辐射的主要来源。一个具有2n2上升沿的时钟信号辐射能量的带宽可达160MHz,其可能辐射带宽可达十倍频,即1.6GHz。因此,设计好时钟电路是保证达到整机辐射指标的关键。时钟电路设计主要的问题有如下几个方面。

(1)阻抗控制。

计算各种由印制板线条构成的微带线和微带波导的波阻抗、相移常数、衰减常数等等。许多设计手册都可以查到一些典型结构的波阻抗和衰减常数。特殊结构的微带线和微带波导的参数需要用计算电磁学的方法求解。

(2)传输延迟和阻抗匹配。

由印制线条的相移常数计算时钟脉冲受到的延迟,当延迟达到一定数值时,就要进行阻抗匹配,以免发生终端反射使时钟信号抖动或发生过冲。阻抗匹配方法有串联电阻、并联电阻、戴维南网络、RC网络、二极管阵等。

(3)印制线条上接入较多容性负载的影响。

接在印制线条上的容性负载对线条的波阻抗有较大的影响,特别是对总线结构的电路容性负载的影响往往是要考虑的关键因素。

在PCB板上,高速时钟信号是一类很特殊的信号:信号频率高,对信号波形要求高,信号受干扰要小。而这个时钟的稳定对系统的可靠性和准确性都直接相关,时钟信号抖动、漂移、畸变等都对系统有很大的影响。因此在设计一个电路,特别是带有高速时钟电路的PCB板时,一定要优先考虑系统的时钟分配、走线、种类等问题。

根据笔者和广大电子工程师的经验,对高速时钟信号布线有以下几点要求:

(1)高速时钟信号线优先级高。

高速时钟信号线一般是信号中优先级最高,在布线的时候,需要首先和特别考虑系统的主时钟信号线。因为时钟的稳定性和可靠性直接影响整个系统或产品的特性。如果时钟不稳,必然导致产品的不稳定,产品精度降低,甚至不能使用等一系列问题。

(2)高速时钟信号线尽可能地短。

高速时钟信号线信号频率高,对波形要求严格,要求信号的衰减和受到的干扰最小,为了将干扰降低到最小,所以要求走线尽量地短,保证信号的失真度最小。

(3)高速时钟信号线尽量走在电路板的同一层上,避免过孔。

高速时钟信号走线设计尽量设计在同一层上,也是为了减少信号的失真度,如果采用多层布线,必然要存在过孔。而过孔是具有分布电感和电容,过孔的分布参数会时钟信号的反射和于扰,导致时钟的漂移或抖动;过孔还对时钟信号的阻抗造成不连续,会导致信号的反射和叠加,造成时钟信号的变形,这些都是对我们有害的。

(4)高速时钟信号线尽量走直线,避免走折线,可以采用弧线宋代替折线。

高频电路布线的引线最好采用全直线,需要转折,可用45°折线或圆弧转折。这种要求在低频电路中仅仅用于提高钢箔的固着强度,而在高频电路中,满足这一要求却可以减少高频信号对外的电磁辐射和与其他信号之间的串扰。

(5)高速时钟信号线不分路。

高速时钟信号线一般不分路,不分枝。时钟信号的分路会造成时钟信号的衰减、反射,导致信号的变形,而且信号的相位可能发生变化。为了保证时钟相位的一致性,通常在需要时钟分路的地方,可以采用专用的时钟分路、放大、整形的芯片。这种芯片可以对时钟进行无衰减、无相差的分路。

(6)必要对时钟信号线进行保护和屏蔽。

高速时钟信号线周围尽量没有其他的干扰源和走线。在外部环境比较恶劣,或者时钟周围有干扰比较强的信号线时,我们要在信号线和时钟线之间加以隔离,对时钟信号线进行保护和屏蔽,将干扰降低到最小。

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